パフォーマンスメトリクスを直接ターゲットとするチップ物理レイアウトの新しい評価基準!

中国科学技術大学のMIRAラボとファーウェイのノアズアークラボは、完全にオープンソースの新しい評価フレームワークとデータセットを共同でリリースしました。

この標準により、レイアウト メトリックと最終的なエンドツーエンドのパフォーマンスの不一致、およびスコアは高いが PPA パフォーマンスが低いという問題が解決されます。

電子設計自動化(EDA) はチップ設計の重要な部分であり、業界では「チップの母」と呼ばれることが多く、チップの物理的な配置はその重要なステップです。

チップの物理的なレイアウトはNP困難な問題です。AIを用いてこの問題を解決しようと試みられてきましたが、効果的な評価基準が欠如しています。

従来の評価メトリック (プロキシ メトリック) は計算が簡単ですが、チップの最終的なエンドツーエンドのパフォーマンスとは大きく異なることがよくあります。

このギャップを埋めるために、USTC MIRA LabとHuawei Noah's Ark Labは、 ChiPBenchと呼ばれる評価フレームワークと関連データセットを共同でリリースしました。

ChiPBench のリリースにより、著者らは現在のチップ配置アルゴリズムに多くの欠点があることも発見し、研究者に新しいアルゴリズムを開発する時期が来ていることを思い起こさせました。

チップ設計プロセスは課題に直面

ムーアの法則によれば、集積回路 (IC) の規模は飛躍的に増大し、チップ設計に前例のない課題をもたらしています。

この複雑性の増大に対処するために、ハードウェア エンジニアに大きな支援を提供する EDA ツールが登場しました。

EDA ツールは、高位合成、論理合成、物理設計、テスト、検証など、チップ設計ワークフローの各ステップを自動化できます。

チップの配置は重要なステップであり、さらにマクロ配置と標準セル配置という 2 つのサブステージに分けられます。

マクロ レイアウトは、VLSI 物理設計における重要な問題であり、主にマクロと呼ばれる SRAM やクロック ジェネレータなどの大規模なコンポーネントの配置に関係します。

この段階は、チップの全体的なレイアウトだけでなく、ラインの長さ、消費電力、面積などの重要な設計パラメータにも大きな影響を与えます。

後続の標準セル レイアウト ステージでは、デジタル設計の基本コンポーネントである、より小さな標準セルを多数配置します。

通常、この段階では、組み合わせ最適化などの手法を利用して、レイアウトと配置を最適化し、ユニット間の距離を最小化し、後続の配線作業のための強固な基盤を築き、相互接続のタイミング性能をある程度最適化します。

チップのレイアウトは、従来、専門の設計者によって手作業で行われてきましたが、これには多くの労働力が消費されるだけでなく、専門家からのかなりの事前の知識も必要になります。

そのため、このプロセスを自動化するための多くの設計自動化手法、特に人工知能ベースのアルゴリズムが開発されてきました。

しかし、チップ設計のワークフローが長いため、これらのアルゴリズムの評価は通常、簡単に計算できる中間代替メトリック（半周囲線長 HPWL、配置セル密度など）に重点が置かれますが、これらのメトリックはエンドツーエンドのパフォーマンス（つまり、最終設計の PPA）からある程度逸脱することがよくあります。

一方で、チップ設計ワークフローは長大であるため、特定のチップレイアウトにおけるエンドツーエンドのパフォーマンスを得るには、膨大なエンジニアリング設計作業が必要になります。一方で、著者らは、既存のオープンソースEDAツールやデータセットを直接使用しても、エンドツーエンドのパフォーマンスを得ることは通常不可能であることを発見しました。

前述の理由により、既存の AI ベースのチップ配置アルゴリズムでは、すぐに利用できる中間代替メトリックを使用して、学習したモデルをトレーニングおよび評価します。

一方、PPA メトリックは、前の段階では十分に考慮されていなかった多くの側面を反映するため、プロキシ メトリックと最終的な PPA 目標の間には大きなギャップが生じます。

したがって、このギャップにより、実際の産業シナリオにおける既存の AI ベースのレイアウト アルゴリズムの適用が大幅に制限されます。

エンドツーエンドのチップパフォーマンス予測

著者らは、このギャップの原因は初期のデータセットが過度に単純化されていたためだと考えています。

例えば、ブックシェルフ形式の普及は「過度な単純化」の典型的な例です。この形式でのレイアウト結果は、その後の設計段階には適しておらず、効果的な最終デザインを実現することはできません。

後続のデータセットの中には、後続のステージを実行するために必要な LEF/DEF ファイルや必要なファイルを提供するものもありますが、含まれる回路の数はまだ限られており、一部のオープンソース ツール (OpenROAD など) に必要な情報が不足しています。

たとえば、ライブラリ ファイルにはクロック ツリー合成に必要なバッファ要素の定義が不足しており、LEF ファイル内のレイヤー定義が不完全なため、配線段階での作業に支障をきたします。

これらの問題に対処するために、著者らはプロセス全体の包括的な物理的実装情報を含むデータセットを構築しました。

このデータセットは、CPU、GPU、ネットワーク インターフェイス、画像処理技術、IoT デバイス、暗号化ユニット、マイクロコントローラなどのコンポーネントを含む、さまざまな分野の設計をカバーしています。

著者らは、これらの設計に 6 つの最先端の AI ベースのチップ物理配置アルゴリズムを実装し、各シングルポイント アルゴリズムの結果を標準の入力/出力形式を通じて物理実装ワークフローに入力して、最終的な PPA 結果を取得しました。

初期データセットは、Verilogファイルを生データとして生成されました。OpenROADは論理合成を実行し、これらの高レベル記述を回路要素間の電気的接続の詳細を示すネットリストに変換しました。

その後、OpenROAD の統合平坦化ツールはこのネットリストを使用して、シリコン ウェーハ上の回路の物理レイアウトを構成します。

OpenROAD は、2D 計画フェーズ中に生成された設計を LEF/DEF ファイルに変換し、後続のレイアウト アルゴリズムの適用を容易にします。

一方、著者らは OpenROAD を使用して EDA 設計プロセス全体を完了し、後続の段階でレイアウト、タイミング ツリー合成、ルーティングなどのデータを生成しました。

ChipBench データセットには、物理​​設計プロセスの各段階に必要なすべての設計ツールキットが含まれています。

レイアウトフェーズでアルゴリズムを評価する際、前フェーズの出力ファイルが評価アルゴリズムの入力として使用されます。アルゴリズムはこれらの入力ファイルを処理し、対応する出力ファイルを生成した後、これらの出力ファイルをOpenROAD設計フローに統合します。

最終的に、データセットは、TNS、WNS、面積、電力消費などのパフォーマンス メトリックを報告し、包括的なエンドツーエンドのパフォーマンス評価を提供します。

このアプローチは、特定の段階でのアルゴリズムが最終的なチップ設計の最適化に与える影響を測定できる包括的な評価メトリックのセットを提供し、評価メトリックの一貫性を確保し、単一段階での単純化されたメトリックのみに依存する制限を回避します。

この評価手法は、様々なアルゴリズムの最適化と開発を容易にし、アルゴリズムの改善がチップ設計における実際のパフォーマンス向上につながることを保証します。同時に、堅牢なテストおよび改善フレームワークを通じて、より効率的かつ効果的なオープンソースEDAツールの開発を促進します。

チップ配置には新しいアルゴリズムの開発が必要

著者らは、上記のワークフローを使用して、SA、WireMask-EA、DREAMPlace、AutoDMP、MaskPlace、ChiPFormer、OpenROAD のデフォルト アルゴリズムなど、さまざまな AI ベースのチップ配置アルゴリズムを評価しました。

著者らはこれらのアルゴリズムのエンドツーエンドの評価を実施し、最終的なパフォーマンスメトリックを報告しました。

さらに、相関分析の結果は、MacroHPWL と最終的なパフォーマンス メトリックとの相関が非常に弱いことを示しており、MacroHPWL を最適化してもこれらのパフォーマンス メトリックへの影響は非常に限られていることを示しています。

ワイヤ長とWNSおよびTNSとの相関も弱い。つまり、一部の単一点アルゴリズムがワイヤ長などの中間指標の最適化に成功したとしても、最終的な物理実装においてはPPA指標の1つの側面しか改善されず、包括的な最適化は達成されない可能性がある。

したがって、実際の PPA 目標とより一致するように、より適切な中間指標を見つける必要があります。

著者らの評価結果は、現在主流となっている配置アルゴリズムが重視する中間指標と最終的なパフォーマンス結果の間に矛盾があることを明らかにした。これらの知見は、新たな視点から配置アルゴリズムを開発する必要があることを浮き彫りにしている。

△さまざまなレイアウトアルゴリズムの最悪ケースのタイミング図

論文リンク: https://arxiv.org/abs/2407.15026 GitHub: https://github.com/MIRALab-US...

データセット: https://huggingface.co/datase...